外观
第 4 章 半导体制造
Semiconductor Manufacturing
我们已经跟随一颗新芯片的旅程，从高层次系统架构出发，穿越一系列并行的设计步骤与子流程，如今终于准备好让这颗新芯片诞生于世。然而，半导体制造绝非易事——要以外科手术般的精度、在量产规模上制造出包含数十亿个晶体管（transistor）、特征尺寸仅有几个原子厚度的集成电路（IC），是一项极为艰巨的挑战。本章将带领大家探索这套「配方」的每一个步骤，从前端制造一路走到最终封装和测试。在我们开始「下厨」之前，有几个基本术语需要先了解清楚。
制造概述
半导体制造是一个高度复杂、超精密的流程，需要专门的芯片工厂——即晶圆厂（fab）——其中装备着价值数亿乃至数十亿美元的顶尖设备。这一复杂流程的产出，根据裸片（die）面积和批次良率（batch yield）的不同，每片晶圆（wafer）上可以制造出几十个到几百个，乃至几千个成品集成电路。
不同类型的半导体器件需要用不同的工艺流程来制造，可以把这些流程理解为成功制造的「配方」。每一套配方由一系列步骤构成，综合运用多种技术，将一个设计从 GDS 文件变成实物。在业内，这些工艺配方被称为工艺节点（technology node）、制程节点（process node），或简称节点（node）。节点这个词指的是某一代工艺技术所能实现的最小特征尺寸。特征尺寸以纳米（nm）为单位来衡量，即十亿分之一米。作为参考，一张纸或一根人类头发的厚度约为 100,000 纳米（NNI, n.d.）。例如，一家运行先进 3nm 制程节点的晶圆厂，由于每个晶体管尺寸更小，能够在晶圆上制造出比 90nm 制程节点多得多的晶体管（PCMag, n.d.）。
每当一代工艺技术能够实现更小的晶体管尺寸，一个新节点便诞生了。如果你听到工程师或新闻主播谈论 Intel 旧有的「14nm 节点」与台积电（TSMC）划时代的「5nm 节点」，他们讨论的其实是台积电能够制造尺寸小至 5nm 的晶体管，而 Intel 只能制造特征尺寸不小于 14nm 的集成电路。业界基于栅极（gate）长度对先进工艺的命名体系存在一定的误导性，实际特征尺寸往往比名称所标示的还要大出许多纳米。但为了简便起见——也许也是为了避免来自台积电或 GlobalFoundries 市场部门的抗议邮件——我们将假定这些数字是准确的（IRDS, 2020）。目前在研的最先进工艺节点是 2nm 制程，Samsung 计划于 2025 年投入量产（Shilov, 2021）。
图 4-1 整理了 2019 年半导体行业协会（SIA）与 BCG 的数据，描述了哪几代制造技术（节点）被用于制造哪类半导体器件。存储芯片因其特征尺寸更小、功能结构重复性高、架构较为简单，采用最先进的节点制造；而分立器件、模拟器件、光电子器件和传感器（DAO）则使用较旧、技术成熟度更高的制程（Varas et al., 2021）。横轴上每个制程节点旁边标注的百分比，代表该节点目前承接的晶圆运行批次（wafer run）在总量中的占比。2019 年，运行在 10nm 设备及工艺技术上的晶圆批次不足所有批次的 2%，37% 的批次运行在 10—22nm 制造技术上，以此类推。值得注意的是，尽管最先进的节点备受关注，仍有大量芯片在几十年前的、超过 90nm 的老旧节点上制造。晶圆运行批次是指半导体制造流程的一次完整运行周期，从最初的晶圆制造开始，到在晶圆切割（wafer dicing）过程中将各个裸片彼此分开为止——这些流程将在后续章节中详细介绍。
图 4-1 2019 年按节点和器件类型划分的半导体制造产能利用情况（SIA 和 BCG）
图中横轴为制程节点（<10nm 占 2%、10–22nm 占 37%、28–45nm 占 13%、55–90nm 占 9%、100–180nm 占 19%、>180nm 占 19%），纵轴为全球制造产能占比（0–100%）。图例：深蓝色 = Memory（存储器）、浅蓝色 = Logic（逻辑器件）、红色 = Analog + OSD（模拟及光电/传感/分立器件）。
制造流程分为两个子阶段：前端制造（front-end manufacturing）和后端制造（back-end manufacturing）。简而言之，前端制造负责将目标电路（circuit）刻印到硅晶圆上，后端制造则负责将晶圆上的各个芯片处理好，使其可以装入客户的系统。后续章节将分别对两者进行详细介绍。
前端制造
前端制造的第一个步骤称为晶圆制造（wafer fabrication）。晶圆是用于在其上制造芯片的薄片半导体或衬底（substrate）。硅晶圆的制造过程，是先将二氧化硅与碳的混合物熔化，再塑造成称为硅锭（ingot）的圆柱体（Stahlkocher, 2004）。硅锭随后被切割成薄而未经处理的晶圆，准备投入制造使用。制造用晶圆通常为圆形并带有一条平直切边，便于工程师和设备对晶圆进行搬运。图 4-2 展示了硅锭（左）和晶圆（右）的实物图。
过去几十年间，晶圆直径翻了一番：从 20 世纪 80 年代的 150mm 增长到如今使用的 300mm。业界也在积极推动向 450mm 晶圆的过渡，以提高效率、增加每片晶圆的裸片产出（AnySilicon, 2021）。就像邮票附在一张大邮票纸上一样，一片晶圆在制造流程结束时可以容纳数百乃至数千个芯片，这些芯片随后通过晶圆切割工艺被逐个切割开来，形成独立的裸片。图 4-3 展示了一片制造完成的晶圆及其组成裸片的实物图。
图 4-2 硅锭与硅晶圆（Stahlkocher, 2004）（Mineralogy Museum, 2017）
图 4-3 制造完成的晶圆与邮票纸对比（Silicon Wafer, 2010）（STAMPRUS, 1959）
概括而言，晶圆制造流程可以类比为一层一层地制作千层蛋糕。这当然是一种过度简化的说法，但本质上，前端制造流程的各个步骤，就是以制造一块完全功能正常的芯片所需的精度和准确度，将衬底、电路及其他材料一层一层地叠加起来。
我们可以花费大量篇幅，将前端晶圆制造（wafer fabrication）的每一步分解成无数工艺、子工艺和技术（放心，这不是威胁），但就我们的目的而言，可以把大多数主要的前端晶圆制造工艺归入以下四大类别：
- 沉积（Deposition）：这一类别涵盖一系列工艺，将称为薄膜（thin film）的材料添加到晶圆表面（STMicroelectronics, 2000）。实现这一目标的技术多种多样，包括原子层沉积（ALD）、分子束外延（MBE）、物理气相沉积（PVD）和电化学沉积（ECD）等。无需了解每种工艺的细节，只需知道其种类繁多即可。为了将材料层正确地沉积到晶圆表面，晶圆需要在充满氧化气体的炉子中加热，这一过程称为氧化（oxidation）。在我们的蛋糕类比中，沉积就相当于一层层地添加蛋糕坯或奶油夹层。
图 4-4 从左到右依次展示了 ALD、MBE 和 ECD 设备的实物图。即便不具备工程学博士学位，也不难看出这些设备有多么精密、多么昂贵。一家现代化制造工厂里装有数百台这类设备，由此也不难理解为何其建设成本动辄高达数十亿美元。
图 4-4 ALD、MBE 和 ECD 沉积设备（Potrowl, 2012）（Paumier, 2007）（Argonne National Laboratory, 2008）
为了更直观地说明沉积过程，我们可以放大观察一种常见工艺——物理气相沉积（PVD）的运作机制，如图 4-5 所示。在这一工艺中，晶圆衬底被放置在一个真空腔体中，与一块称为溅射靶（sputtering target）的材料相对。溅射气体被注入腔体并对准溅射靶，随后溅射靶上的原子被撞击脱落，并被引导射向晶圆衬底表面，在其上形成一层称为薄膜的材料涂层。其他沉积工艺可能使用液体或其他材料进行「层叠构建」，但物理气相沉积是理解沉积工艺一般运行机制的绝佳示例。
图 4-5 物理气相沉积（PVD）工艺（Aldrich, 2018）
U-＝负极电源，Sputtering Target＝溅射靶，Ar+＝氩离子，Sputtered Target Atom＝被溅射的靶材原子，Sputtering Gas＝溅射气体，Thin Film＝薄膜，Substrate＝衬底。
- 图形化/光刻（Patterning/Lithography）：这一步骤涵盖所有对晶圆表面材料进行塑形或改变的工艺。在光刻（photolithography）工艺中（如图 4-6 和图 4-7 所示），晶圆及其上的材料首先被涂覆一种称为光刻胶（photoresist）的化学物质，它遇光后会发生分解反应（Valentine, 2019）。随后，一台称为步进机（stepper）的大型机器将光掩模（photomask）精准地对准晶圆。这块光掩模对应特定芯片设计的某一层工艺。步进机随即以特定波长（通常为深紫外光）的光线穿过光掩模照射晶圆，光掩模的图案在晶圆上形成所需图形，使曝光区域的光刻胶发生软化。类似地，在电子束（e-beam）光刻中，电子束代替光线穿过掩模，在晶圆表面留下印记（Rai-Choudhury, 1997）。图 4-8 展示了步进机和光掩模的实物图。
这一图形刻蚀过程可以重复数十次，某些先进的制造批次甚至需要超过 75 块不同的掩模才能完成一个设计。去除光刻胶之后，金属或其他材料便可沉积到剩余区域，形成连接各晶体管和功能元件的导线。可以将图形化或光刻工艺类比为用模板画图：模板就是掩模，而画笔则是一束光或电子束。
这些听起来或许只是枯燥的制造细节，但光刻是一项关键的瓶颈技术，正是它使得几何缩放（geometric scaling）得以在过去数十年间跟上摩尔定律（Moore's Law）的预测步伐。每一代光刻设备都能让晶圆厂刻蚀出更小的衬底特征、在每颗芯片上集成更多晶体管，从而全面提升速度、降低成本、提高功效。为了成功实现最先进的制程节点，光刻设备供应商必须不断寻求新的创新方式，以制造出越来越小的图形和晶体管。方法之一是采用更短的光波长，例如极紫外（EUV）光刻技术——该技术自 20 世纪 80 年代开始研发，直至近年才开始用于大规模量产（Samsung, 2020）。
要理解光刻为何如此关键，需要先了解通常使用的光线波长。多年来，光刻的主要光源波长为 193 纳米（nm）。光线只能直接刻蚀不大于其自身波长的特征，当晶圆厂向 250nm 以下节点推进时，这成了一个严重问题（Samuel, 2018）。借助光学解决方案和多重光掩模的使用，晶圆厂得以刻蚀出比 193nm 光波长直接允许的更小图形，但随着半导体特征尺寸不断缩小，使用波长 193nm 的光进行光刻变得越来越困难（Samuel, 2018）。这催生了对极紫外光刻（EUV lithography）的需求，其工作波长仅为 13.5nm，远小于传统光源（ASML, 2022）。
随着技术的不断进步，光刻设备已变得极为昂贵——单台 EUV 系统整合了来自全球逾 5,000 家专业供应商的零部件，每台造价高达 1.5 亿美元（Varas et al., 2021）！
随着制造商追求越来越小的节点，可以预期光刻技术将持续不断地创新。相信 SEUV（超极紫外光刻技术）指日可待。
图 4-6 光刻工艺流程（Iam, 2017）
图中流程步骤标注：(1) Apply photoresist＝涂覆光刻胶（Photoresist/Substrate）；(2) Expose to light＝曝光（Mask＝光掩模，UV Rays＝紫外线）；(3) Apply developer＝显影——左侧为正性光刻胶（曝光区域被去除），右侧为 Negative Photoresist（负性光刻胶，曝光区域保留）。
图 4-7 图形化与光刻——步进机内部结构
Light Source (UV/EUV/Electron Beam)＝光源（紫外/极紫外/电子束），Illumination Lens＝照明镜头，Photomask＝光掩模，Projection Lens＝投影镜头，Wafer Alignment＝晶圆对准，Area Which Can Be Exposed at Once＝单次可曝光区域。
图 4-8 步进机与光掩模（A13ean, 2012）（Peellden, 2011）
去除（Removal）：沉积是向晶圆添加薄膜材料，去除则相反——正如字面意思，是将其移除。一旦电路的「图像」被印制到已沉积并图形化的光刻胶及下层薄膜上，去除工艺（如湿法刻蚀、干法刻蚀（dry etching）以及化学机械平坦化（CMP））便会将不再需要的光刻胶材料洗去，留出可在后续填充所需金属、氧化物、晶体管或无源元件的区域（STMicroelectronics, 2000）。湿法刻蚀（wet etching）使用液态化合物，干法刻蚀使用气态化合物，两者都能溶解未受保护的薄膜材料，从而在底层晶圆材料上「刻蚀」出电路图案。
物理特性改变（Physical Property Alteration）：这一类别涵盖用于改变晶圆电学或物理特性的工艺，这些特性决定了晶体管及其他功能元件的行为和性能。此类工艺包括掺杂（doping）、快速热退火（rapid thermal annealing）、紫外光处理（UVP）等。在掺杂过程中，被形象地称为掺杂剂（dopant）的材料通过一种称为离子注入（ion implantation）或离子引入（ion introduction）的工艺被射入晶圆表面之下。这些材料在晶圆中产生正负电荷，用于控制上层晶体管及其他电路的导通性（STMicroelectronics, 2000）。正如第 2 章所述，掺杂剂对于晶体管的正常工作至关重要——晶体管需要一个电荷差来驱动其栅极、控制其沟道（channel）。
循环工艺——前金属与后金属
在我们的晶圆「千层蛋糕」中，上述四类工艺需要多次重复，直到足够多的层次被正确制造出来。这四个步骤未必总按同一顺序执行，某些步骤（如物理特性改变）的执行频率也远低于其他步骤（如沉积和图形化）。例如，一个典型的循环可能是：
向晶圆中注入离子材料进行掺杂。
在晶圆表面沉积氧化物材料。
通过晶圆掩模进行光刻图形化。
通过湿法刻蚀工艺，在化学浴中溶解已曝光的光刻胶。
上述循环随后按需重复，某些高端芯片在单次量产批次中可能需要数百个步骤。图 4-9 以六个主要步骤概括了前端制造流程，这些步骤可同时适用于前段工序（FEOL）前金属工艺和后段工序（BEOL）后金属工艺。
图 4-9 前端制造循环流程
图中六步骤标注：1. Wafer Surface (Silicon Substrate)＝晶圆表面（硅衬底）；2. Deposition (Thin Films Added to Surface of Wafer Substrate)＝沉积（薄膜沉积到晶圆衬底表面）；3. Patterning/Lithography (Photoresist Added and Mask Aligned)＝图形化/光刻（涂覆光刻胶并对准掩模，UV Rays＝紫外线，Mask＝掩模）；4. Removal/Etching (Photoresist Material Removed Leaving Imprint of Circuit)＝去除/刻蚀（去除光刻胶，留下电路印记，Oxide Thin Film＝氧化薄膜）；5. Doping (Impurities Added for Physical Property Alteration)＝掺杂（注入杂质以改变物理特性）；6. REPEAT Until Wafer is Ready for Metal Deposition and Interconnect Fabrication＝重复，直到晶圆准备好进行金属沉积和互连制造。
在前端制造的早期阶段，晶体管在晶圆制造流程的「前金属」前段工序（FEOL）中被直接刻蚀进晶圆之中。
晶体管阵列形成后，晶圆进入后段工序（BEOL）加工阶段：金属互连（metal interconnect）材料（通常为铝或铜）被沉积成若干层，层与层之间由介电材料（dielectric material）隔开，所用工艺与前段工序相同（Singer, 2020）。介电材料将各金属互连彼此绝缘，并提供结构支撑（Singer, 2020）。这些互连将各独立元件连接起来，形成逻辑门及其他将整个系统连为一体的电路（Singer, 2020）。现代器件可多达 15 层，上层通过垂直的通孔（via）结构与下层元件相连。图 4-10 和图 4-11 展示了低层局部互连和高层全局互连，图 4-12 则演示了后段工序后金属工艺。
图 4-10 全局互连——Intel 处理器（Gibbs, 2006）
图 4-11 全局与局部互连——IBM SRAM 存储芯片（IBM, n.d.）
图 4-12 后段工序（BEOL）制造流程——金属沉积与互连形成
（上部 3D 示意图）：Metal Line＝金属线，Level 1/Level 2＝金属层 1/2，Via＝通孔，Transistor＝晶体管。下部剖面图：Global Interconnects＝全局互连，Local Interconnects＝局部互连，Dielectric Material＝介电材料，Vias＝通孔，Copper Lines＝铜导线，Transistors＝晶体管，Silicon＝硅。
复杂晶圆的整个前端制造流程可能需要数十层掩模，耗时数周才能完成。这些挑战也体现在行业的成本分布上——2020 年半导体生产设备总支出约 620 亿美元，其中前端制造设备占 60%（Precedence Research, 2021）。每推进一代新节点，都会带来额外的复杂性，使得晶圆探针测试（wafer probing）、良率（yield）分析和失效分析（failure analysis）对于达成生产目标、压低单位成本愈发关键。我们将在下一节中详细介绍这些内容。
晶圆测试、良率与失效分析
在前端制造流程结束、后端制造流程开始之前，可能会实施一道称为晶圆探针测试（wafer probing）的工序。简而言之：你现在手上有一片晶圆，密密麻麻地排列着数百乃至数千颗最新设计的裸片——但它们真的能用吗？
晶圆探针测试使用一种叫作晶圆探针台（wafer prober）的设备，在最终封装（IC packaging）、组装和测试完成之前对晶圆裸片进行电学测试。在某些情况下，由于后端流程耗时长、成本高，制造商希望提前测试晶圆，仅将经过测试且功能正常的裸片送入后端流程。而在晶圆级封装（Chip-Scale Packaging）等某些类型的晶圆加工中，整片晶圆先行封装，测试在封装之后进行。
完成初步探针测试后，将进行两类测试——对制造工艺的参数测试（parametric testing），以及对每颗裸片进行无缺陷、功能完整性的晶圆测试（STMicroelectronics, 2000）。在如此微小的尺度下，哪怕一粒颗粒落在未受保护的裸片表面、晶圆厂设备附近的微小震动导致晶圆偏移，或芯片设计中的微小缺陷，都足以损毁一颗乃至整片晶圆的功能。
参数测试（parametric testing）会在一个测试电路结构上测量若干关键的电路参数，以确保制造工艺按预期运行。制造商需要确保电阻、器件阈值等所有基本参数都处于各自的标准容差范围之内。代工厂通常会在每颗裸片之间额外加入一些小的电路结构，这些结构会在参数测试阶段接受测量。裸片之间的这块空隙称为划片道（scribe line）。当晶圆被切割成一颗颗芯片时，划片道为锯切提供了空间，其上的测试结构也随之被破坏。但这些结构已经完成了它们的使命，客户对此毫不知情，也无须知晓。
即便一切操作均正确无误，晶圆上仍会有一部分裸片无法正常工作。晶圆测试使晶圆厂得以识别失效裸片加以剔除、衡量性能，并追踪反复出现的错误以改进工艺。例如，失效往往集中在晶圆中心或边缘，这有助于定位制造设备的问题所在。
测试使失效分析工程师得以推导和分析良率——良率是一项重要统计指标，分为两种类型：线路良率（line yield）和裸片良率（die yield）。线路良率（也称晶圆良率）衡量的是顺利通过晶圆探针测试而未被报废的晶圆数量。如果生产线上出现重大问题，制造商可能不得不报废整片晶圆。举例来说，在测量划片道中的这些结构时，可能会发现某个基本参数严重偏离正常值。裸片良率衡量的是进入晶圆探针测试的所有潜在裸片中功能正常的裸片数量（Backer et al., 2018）。两者合称端到端良率，全面反映整个前端制造流程的效能（Backer et al., 2018）。对于一条新的芯片生产线而言，良率通常从较低水平起步，随着设备校准到位、制造工程师对工艺步骤逐步优化而逐渐提升。对于最先进的制程，初始良率可能不足 50%。良率优化长期以来被视为最关键的绩效目标之一——即便是小幅度的良率提升，也能大幅降低单位制造成本并提升利润率（Integrated Circuit Engineering Corporation, n.d.）。跨越线路良率和裸片良率的端到端良率优化，可以成为显著的竞争优势（Backer et al., 2018）。
为什么良率提升如此重要？假设你的芯片在每片成本 1000 美元的晶圆上制造，每颗芯片售价 3 美元（抱歉，这一节要用到一点数学……）。假设在 100% 良率下，每片晶圆可以得到 1000 颗功能正常的芯片，如果所有裸片都能售出，收入为 3000 美元，扣除 1000 美元的晶圆成本，利润为 2000 美元。但若裸片良率为 80%，只剩下 800 颗芯片，收入仅为 2400 美元，利润降至 1400 美元，毛利率约为 58%（扣除 1000 美元晶圆成本后）。如果良率提升至 95%——对成熟工艺而言完全可以实现——收入增加到 2850 美元，利润为 1850 美元，毛利率提升至 65%。这看似提升不大，但毛利率是半导体行业的核心财务指标，7% 的毛利率提升是巨大的进步，对公司盈利能力和股市估值都会产生深远影响。
图 4-13 展示了裸片尺寸递减的晶圆及其对应良率。由于微小污染颗粒或轻微位移就可能永久损毁某颗裸片，裸片尺寸越小，通常良率越高，因为失效更可能局限在整片晶圆面积中较小的部分。缺陷裸片通常会被标上黑点（这一过程称为墨点标记（inking）），以便被剔除或以折扣价出售（如果仍有部分功能的话）。
图 4-13 晶圆尺寸与裸片良率（Shigeru23, 2011）
在纳米尺度进行如此复杂的制造流程，晶圆制造必须达到超精密水准。这一流程对环境极其敏感，几乎所有晶圆厂的制造工序都在洁净室（clean room）中进行，其空气过滤系统能将空气中的微粒数量降至无菌手术室的千分之一（Intel, 2018）。如果你见过半导体工人身穿头脚全包的白色「兔子装」的照片或视频，那就是洁净室。晶圆厂大多建在单层建筑中或尽量靠近地面，以减少脚步震动对良率和产量的影响（Turley, 2002）。震动是一个极为关键的问题，晶圆厂设备通常安装在弹簧或气压悬挂系统上，在加利福尼亚州和日本等地震多发地区尤为如此。
专门的空气净化设施和建筑要求进一步抬高了设备和持续改造的巨大成本，这些成本构成了新建晶圆厂费用的绝大部分（McKinsey & Company, 2020）。一座具备最先进 3nm 制程节点生产能力的晶圆厂，造价从 60—70 亿美元到高达 200 亿美元不等，且通常在五至六年内就会面临技术淘汰（Lewis, 2019）。2021 年，Samsung 正在考察美国多个地点，以建设一座造价 170 亿美元的晶圆厂（Patterson, 2021）。为了解这些成本的相对量级，2020 年美国半导体公司的资本支出约占销售额的 30%，而整个制造业的这一比例仅为 4%（SIA, 2021）。
较旧的晶圆厂有时可以「降级出售」给不在技术前沿的混合信号或模拟芯片公司，但此类交易的成交价格往往是原价的几分之一（EETimes, 2003）。图 4-14 展示了两个晶圆厂洁净室——左侧位于纽约州立大学纳米科学与工程学院（SUNY College of Nanoscale Science and Engineering），右侧位于伦敦纳米技术中心（London Centre for Nanotechnology）。
图 4-14 晶圆厂洁净室与光刻实验室（Bautista, 2015）（Usher, 2013）
后端制造——组装与测试
晶圆测试完成后，勤勉的晶圆厂技术人员便可将裸片封入芯片封装（IC packaging），开始后端的组装与测试工作。大多数组装和测试工作由第三方承包商承接，这些公司被称为外包封装测试供应商（OSAT），主要集中在东亚地区，具有显著的劳动力成本优势（Schafer & Buchalter, 2017）。
以下步骤详述了组装与测试流程。封装工艺有许多不同的变体，因此难以给出一份详尽无遗的步骤清单，但以下内容是一个较好的概括。请注意，并非所有步骤在每种情况下都会执行。
晶圆凸点制备（Wafer Bumping）：这一步骤并非总是必要，但当裸片需要直接与其他元件连接时，这一初始步骤会在晶圆上直接放置小焊锡球（或称凸点）。
晶圆切割（Wafer Dicing）：下一步是裸片切割，使用金刚石锯将各个裸片从晶圆上切割下来，然后送往后端设施进行最终封装和组装。
裸片键合（Die Bonding）：切割好的裸片抵达组装与测试设施后，通过一个称为裸片贴附（die attach）的工艺被固定到封装衬底或直接固定到印刷电路板（PCB）上（MRSI, n.d.），也可以直接以裸片（倒装芯片）方式进行封装。在这里我们假设裸片贴附到封装衬底上。环氧树脂裸片贴附（epoxy die attach）是最常见的键合工艺，使用专用树脂作为连接粘合剂，有点像半导体行业的万能胶（MRSI, n.d.）。倒装芯片键合（flip-chip bonding）既可作为一种裸片贴附方式，也可用于形成裸片与系统其他部分之间的系统互连（Ahmed, n.d.）。3. 外部互连形成——倒装芯片或引线键合（Wire Bond）：裸片贴附完成后，通过从裸片引出延伸至封装周边的细导线，与系统其他部分形成互连（I/O），这一过程称为引线键合（wire bonding），其 I/O 连接数量少于更先进的倒装芯片技术（Ammann, 2003）。在倒装芯片封装中，裸片被翻转后焊接到球栅阵列（ball grid array，BGA）或直接焊接到 PCB 上，在芯片整个表面区域内形成互连，提升系统整体速度（Ammann, 2003）。如果现在觉得有些复杂，不用担心——下一章将更详细地介绍芯片封装（IC packaging）。
封装与密封（Encapsulation and Sealing）：在封装过程中，表面贴装技术（SMT）被用于将裸片安装到芯片封装外壳上（Gilleo & Pham-Van-Diep, 2004）。随后，传递模塑机加热封装化合物或模塑底部填充材料，并注入封装模具，将裸片-封装组件（die-package assembly）密封其中（Gilleo & Pham-Van-Diep, 2004）。图 4-15 展示了一个完全「组装完成」的裸片-封装组件。
图 4-15 完全组装完成的裸片-封装组件
- 最终测试（Final Testing）：完成封装的裸片-封装器件在发货给终端客户或集成到中间系统或产品之前，还要接受最后一次测试。值得指出的是，对于良率极高（>90%）的成熟技术，这次最终测试可能是对各颗裸片进行的唯一测试。当晶圆测试成本过高时，将每颗裸片全部封装后再测试，并直接丢弃最终测试中失效的裸片，在经济上可能更为合算。
后端制造流程的五个步骤总结于图 4-16 中。
晶圆切割过程中被彼此切开，每颗裸片随后被焊接到球栅阵列（BGA）或直接焊接到印刷电路板（PCB）上。焊接完成后，形成外部互连，将裸片与系统其余部分键合，确保有效连通和快速数据传输。裸片-封装组件随后被封装和密封，以保护裸片免受外部损伤，确保系统完整性。最终，裸片-封装组件在发货给终端客户或设备制造商、集成进更大产品之前，接受最后一次测试。
图 4-16 后端制造流程——组装与测试
图中五步骤标注：1. Wafer Dicing＝晶圆切割；2. Die Bonding / Die Attach＝裸片键合/贴附；3. External Interconnect Formation＝外部互连形成；4. Encapsulation and Sealing＝封装与密封；5. Final Testing＝最终测试。
半导体设备
如前所述，半导体生产是一个极为复杂的流程，涉及数十种不同类型的精密设备。这些设备的精巧程度与其造价相匹配——单台极紫外（EUV）光刻机的价格可高达 1.5 亿美元。通过查看图 4-17 中 640 亿美元半导体设备市场的分类数据，可以清晰地看出这些成本的量级——该图描绘了 2019 年的销售数据，来源于 2021 年 BCG 和 SIA 关于强化全球半导体供应链的报告。图 4-17 将半导体设备分为 11 种类型，其中前端制造设备占设备总销售额的绝大多数（86%）。随着芯片持续缩小，制造难度不断攀升，推动相关设备成本水涨船高。这对于沉积、光刻和去除等负责实现越来越小图形的核心前端技术尤为突出。你也许从未听说过这些设备，但它们正是你手中 iPhone 得以诞生的功臣！
图 4-17 半导体设备制造市场（Varas et al., 2021）
图为扇形图，分为两大块：$9B (14%) Back-End Manufacturing＝后端制造 140 亿美元，$55B (86%) Front-End Manufacturing＝前端制造 550 亿美元。前端制造细分：Deposition＝沉积 $12B，RTP + Oxidation Diffusion＝快速热处理+氧化扩散 $1B，Removal Processing＝去除工艺 $1B，Lithography＝光刻 $12B，Doping＝掺杂 $1B，Metrology and Inspection＝计量与检测 $9B，Manufacturing Automation＝制造自动化 $3B，Other Wafer Fabrication Equipment＝其他晶圆制造设备 $2B；后端制造细分：Testing Equipment＝测试设备 $9B，Assembly Equipment＝组装设备 $3B。
本章小结
本章我们从接收 GDS 设计文件出发，梳理了半导体制造流程直至测试与组装的全过程。首先，我们分解了晶圆制造和前端制造的内容：在这一阶段，工程师将晶圆像千层蛋糕一样层层叠加，让其反复经历以下四种主要工艺类型的循环。1. 在沉积中，关键材料和薄膜被沉积到晶圆表面。
在图形化中，光刻光掩模被用于去除光刻胶并在晶圆表面刻蚀图案。
去除工艺贯穿始终，用于清除不需要的材料。
改变工艺用于改变晶圆的物理特性，例如电导率（conductivity）。
接下来，我们回顾了用于在晶圆表面刻蚀晶体管阵列的「前金属」前段工序（FEOL）与用于构建将整个系统连为一体的局部和全局互连的「后金属」后段工序（BEOL）之间的区别。晶圆制造完成后，对成品晶圆进行测试和缺陷检测。随后，我们了解了良率和失效分析对于工艺改进和成本削减的重要性。最后，我们拆解了后端组装流程，即 OSAT 将成品裸片装入保护性芯片封装的过程。半导体制造流程的整体概述见图 4-18。
图 4-18 半导体制造流程——端到端全景
图中三阶段标注——晶圆制造（Wafer Creation）：Steps: 1. Melt Silica and Carbon＝熔融二氧化硅与碳，2. Form Ingots＝形成硅锭，3. Slice Ingots＝切割硅锭；晶圆加工（Wafer Processing）：Steps: 1. Deposition＝沉积，2. Patterning & Lithography＝图形化与光刻，3. Removal＝去除，4. Physical Property Alteration＝物理特性改变，5. Repeat 1–4 as Necessary＝按需重复，6. Wafer Probing & Yield Analysis＝晶圆探针测试与良率分析；晶圆切割、组装与测试（Wafer Dicing, Assembly & Testing）：Steps: 1. Die Bonding＝裸片键合，2. External Interconnect Formation＝外部互连形成，3. Encapsulation＝封装，4. Sealing＝密封，5. Final Testing＝最终测试。
在原子尺度上制造能正常运作的机器，更遑论将其保护免受外部世界的侵扰，需要大量造价日益高昂、精度超凡的设备和工艺技术。将这些技术融为一体的现代半导体晶圆厂，是人类智慧的非凡结晶，也是推动全球计算设备普及的重要支柱。
个人半导体知识测验（SAT）
为确保你的知识在全书中层层积累，以下是与上一章相关的五道测验题。
晶圆制造中使用的四类工艺是什么？
哪种核心工艺技术被视为整个行业的瓶颈？为什么？
你能分辨前段工序（FEOL）与后段工序（BEOL）的区别吗？它与前端制造和后端制造又有何不同？
良率为什么是一个重要指标？它有什么用途？
组装与测试流程中的五个核心步骤是什么？